软件支持版本:目前验证了2021.2和2022.1,之前的版本应该也可以支持,需要自己验证。
打开sapphire soc,UART0和SPI0默认是勾选死的,其实也是支持去掉勾选的。下面我们来说明下操作步骤。
(1)选择AXI Slave勾选上。这样才可以设置0xaaaa5555,
![图片[1]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143432855-101729319672.png?v=1729319672)
(2)把Address Assignment Method修改成MANUAL,并把AXI Slave修改成0xaaaa5555,2021版本可能会报错,但是并不用管它。
![图片[2]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143432395-41729319672.png?v=1729319673)
![图片[3]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143433541-21729319673.png?v=1729319673)
2021版本截图
(3)这时看到UART0和SPI0是可以选择的了。根据需要勾掉既可。
![图片[4]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143434707-41729319674.png?v=1729319674)
(4)再次把Address Assignment Method修改成AUTO
![图片[5]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143435730-01729319675.png?v=1729319675)
(5)这时UART0和SPI0已经去掉并且成为不可先状态。
![图片[6]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143436375-81729319676.png?v=1729319676)
(6)此时如果不需要AXI slave勾掉即可。
![图片[7]-如何去掉sapphire soc默认的SPI0和UART0选项-易灵思(Elitestek)社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2024/10/20241019143437326-21729319677.png?v=1729319677)
(7)打完收功。





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