3.1i基础——添加VHDL或Verilog源使项目导航器挂起-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i基础——添加VHDL或Verilog源使项目导航器挂起

描述

关键词:项目导航器,ISE,杭,不响应,添加

紧迫性:标准

一般描述:
添加VHDL或Verilog源会导致项目导航器挂起,如
以下例子:

——SyopSysTelaTeleXOFF

库UNISIMS;
使用UNISIM.ALL;

——SyopSysTraseLeon on

解决方案

这个问题将被固定在下一个3.1i服务包中:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新. 第一
包含修复的Service PACK将是3.1i Service PACK 4,即将在
2000年10月。

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