3.1IVITEX-E PAR问题与DLIOB“选择”输入和放置-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1IVITEX-E PAR问题与DLIOB“选择”输入和放置

描述

关键词:DLIOB,SelectIO,砂土,放置

紧迫性:标准

一般描述:
当DLIOB使用FAST反馈引脚时,它应该作为输入。如果
DLIOB使用“选择”STD,它不被视为输入;因此,
放置错误,允许其他I/O进入VREF站点。问题
被DRC将军抓了。

解决方案

解决办法是锁定I/O.。

这个问题在最新的3.1i服务包中是固定的:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新. 第一
包含修复的Service PACK是3.1i Service PACK 4。

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