3.1I COREGEN – VIETEX DP块RAM – RAM输出在行为VHDL仿真开始时是未知的

描述

关键词：3.1I，CCOREN，VIETEX，双端口，块RAM，输出，未知，
VHDL，仿真，核心发生器

紧迫性：标准

一般描述：
对核心发生器双端口进行行为仿真时
VRAM的块RAM内核，RAM输出在开始时是未知的。
仿真。（这是尽管RAM的内容设置为
有效的初始值和所有的输入信号都在已知的水平。
RAM被执行（即，执行读或写），输出似乎
显示有效数据。

解决方案

当信号馈送时钟端口时，这是已知的。
RAM的初始化为逻辑电平“1”（第一个过渡是高-低）。

解决这个问题的方法是设置时钟的初始值。
信号到“0”（因此第一个转变变低了&高）。