使用TMS(三重存储空间)输入采样周期限制的DSP – 64点、256点和1024点FFT系统发生器-Xilinx-AMD社区-FPGA CPLD-ChipDebug

使用TMS(三重存储空间)输入采样周期限制的DSP – 64点、256点和1024点FFT系统发生器

描述

一般描述:

该应答记录使用TMS(三重存储空间)讨论系统生成器64点、256点和1024点FFT的输入采样周期限制。

解决方案

在版本1中,DYIP1 FFT内核具有与时钟使能相关的问题,因此它必须以系统时钟速率运行。(系统时钟相当于系统生成器1中的“1”的采样周期,它一般只支持整数采样周期),这意味着可实现FFT块的采样率必须始终为1;因此,输入采样周期需要为1, 3或4。

对于64点和256点FFT三重存储空间(TMS),输入采样周期为输出采样周期的3X;对于1024点FFT TMS,输入采样周期为输出采样周期的4X。γ

当系统生成器1只支持正整数采样周期时,这意味着对于64点和256点FFT,输入采样率必须为3,而1024点FFT的输入采样率必须为4。γ

例如,如果64点FFT TMS的输入采样周期为3,则输出采样周期将为1。此限制仅适用于TMS FFT。(对于所有其他配置,输入速率与输出速率相同)。

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