1.1用于延迟大于0的DSP-多路复用器(MUX)的系统生成器导致EDIF实现错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

1.1用于延迟大于0的DSP-多路复用器(MUX)的系统生成器导致EDIF实现错误

描述

关键词:SysGEN,MathWorks,Simulink,仿真,多路复用器

紧迫性:标准

一般描述:
使用具有大于0的延迟的系统生成器块多路复用器(MUX)
创建VHDL,在综合后导致执行中的EDF错误
软件。

解决方案

解决方案是使用具有延迟0的复用器,并在其中添加延迟元件。
在MUX之后设计(如果需要延迟)。

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