3.1I COREGEN – 3.1IAIPIPUPDATE 2包含新的块内存和乘法器,将取代以前版本的内核。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1I COREGEN – 3.1IAIPIPUPDATE 2包含新的块内存和乘法器,将取代以前版本的内核。

描述

关键词:单,双,端口存储器,乘法器,乘法,生成器,
动态,常数,系数,变量,并行,过时,DYIP2,
IP,更新,

紧迫性:标准

一般描述:
在DYIP2中,块内存核和乘法器核心被重新排列。
因此,不清楚哪些核是最新的。

从核心生成器GUI中选择“项目-GT;更新核心-GT;
所有最新的“只允许最新的内核在CalEGEN中可见”
GUI(旧版本应该是隐藏的)。然而,由于轻微的变化
在新的核心名称和多个核已经合并成一个,一些
旧版本的核心仍然可见。

旧版本的内核仍然有效,但建议使用
使用更新的,因为它们已经被增强,并且可能包含bug修复。

解决方案

1。双端口块存储器V3G0应用于ViTEX,ViTEX-E,
SpartanII和ViTEX II。这个核心将被取代:

块内存双端口VIETEX II:V2Y0
块内存单端口VIETEX II:V2Y0
双端口块存储器:V1Y0
单端口块存储器:V1Y0

2。Vixx、ViTEX II、ViTEX-E和SpartanII的乘法器V2Y0
现在能够生成以下函数:

并行乘法器
顺序串行序列乘法器
-固定和可重加载常系数乘法器。

这个核心取代了以下核心:

可变并行乘法器:V2Y0
动态常系数乘法器:V2Y0

请登录后发表评论

    没有回复内容