LogiCORPCI- Tval（CLK到信号有效）PCI请求在Xilinx定时报告中似乎没有满足。

描述

一般描述：

时序分析器生成一个定时报告，其中有一节

显示PCI设计的时钟到PAD值。价值观

所报告的不满足Tval（CLK到信号有效）延迟

在PCI规范中的要求。

解决方案

Xilinx PCI LogICORE使用地址/数据步进。这个

允许代理在几小时内启用其输出驱动程序。

周期。关于地址/数据步进CAN的更多信息

在PCI本地总线规范3.3.3节中找到

修订版2.2

定时报告只会报告较高的γ的

以下两个值：

1。在PAD上输入有效数据

2。时钟到PAD上的有效数据

这两条路径如下图所示。

PCI数据总线输出路径

“对PAD有效数据的T输入”路径将永远是

大于“在PAD上有效数据的时钟”

因为Xilinx PCI LogICOR使用地址/数据

由PCI本地总线规范定义的步进。

控制输出缓冲器上的启用的逻辑

被限制为TVAL（CLK到信号）的几倍

在PCI规范中定义的值。