Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域(添加Route keepout和Via keepout)-PCB设计社区-FPGA CPLD-ChipDebug

Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域(添加Route keepout和Via keepout)

Route Keepout和Via Keepout是在PCB设计中经常遇到的两个概念,也就是禁止布线和打孔。一般我们在一些高速信号的连接器的焊盘下面会挖空,为了控制阻抗来参考第三层,这时就会在新建封装添加Route Keepout或者Via Keepout,焊盘的次表层就会自动避让铜皮。

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或者在设计网口的时候,为了避免一些EMC和信号干扰,也会在网口芯片下面挖空,这时就可以添加Route Keepout。
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下面介绍Allegro中添加Route Keepout和Via Keepout的方法:

点击添加shape命令,然后在选择Route Keepout。如果想要在所有层添加,那么下面选择All,如果只在第二层添加,下面选择L2。然后在要添加的区域画框就行,让如下图所示:
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