lattice FPGA 的 ddr generic 这个IP怎么用？

下面是两个ddr_generic互相收发的例子，其实这个IP是直接生成的源码，它的代码很简单，你可以配合你提到的文档中的原语来读，总共就一两百行。

C:\fakepath\ddr_generic.v

module ddr_generic_test(//input clk_in_100m,
    input refclk_tx, //800m diff
    input rst_n,
    output clk_ddr_tx,
    output [3:0] data_ddr_tx,
    input clk_ddr_rx,
    input [3:0] data_ddr_rx);


wire pll_reset_tx, ready_tx, refclk_100m_tx, sclk_tx, start_tx, sync_clk_tx, sync_reset_tx;
wire alignwd_rx, ready_rx, sclk_rx, start_rx, sync_clk_rx, sync_reset_rx, data_rx;

//wire lock;
//wire clk_400m;
//pll_tx __ (.CLKI(clk_in_100m), .CLKOP(clk_ddr), .CLKOS(clk_100m), .LOCK(pll_lock));


//osc
wire OSC_CLK;
defparam OSCinst0.DIV = 62; //10M
OSCG OSCinst0 (.OSC(OSC_CLK));



assign pll_reset_tx = rst_n;
assign sync_clk_tx = OSC_CLK;
assign sync_reset_tx = rst_n;

//tx data
reg [15:0]data_tx;
always @(posedge refclk_tx, negedge ready_tx)
    begin
        if(!ready_tx)
            data_tx <= 'd0;
        else
            data_tx <= data_tx + 1'b1;
    end

ddr_tx u_ddr_tx (.clkout(clk_ddr_tx), //out
    .pll_reset(pll_reset_tx), //in
    .ready(ready_tx), //out
    .refclk(refclk_tx), //in, 400m diff
    .sclk(sclk_tx), //out
    .sync_clk(sync_clk_tx),    //in, slower than refclk_tx 
    .sync_reset(sync_reset_tx), //in
    .data(data_tx), //in
    .dout(data_ddr_tx)); //out

assign alignwd_rx = 1'b0;
assign sync_start_rx = 1'b1;
assign sync_clk_rx = OSC_CLK;
assign sync_reset_rx = rst_n;

ddr_rx u_ddr_rx (.alignwd(alignwd_rx), //in
    .clkin(clk_ddr_rx), //in
    .ready(ready_rx), //out
    .sclk(sclk_rx), //out
    .start(sync_start_rx), //in
    .sync_clk(sync_clk_rx), //in, slower than clk_ddr
    .sync_reset(sync_reset_rx), //in
    .datain(data_ddr_rx), //in
    .q(data_rx)); //out

endmodule