1.1i核心生成器- Verilog仿真的行为模型可能给出内核竞争条件

描述

一般描述：

当我为某些Xilinx核心生成器内核运行Verilog行为仿真时，核被赋予RACE条件。大多数XILIXX-CORIELB模型在用ModelSim（MTI）仿真器进行仿真时不显示比赛条件。然而，它们可以显示不同的行为时，与其他Verilog仿真器，如VCS，Verilog XL，和NC Verilog仿真。

受影响的核心是：

加法器减法器

异步FIFO

位门

比较器

-FIR滤波器

分布式内存

动态常系数乘法器

基于FD的寄存器

可变并行乘法器

单端口和双端口块存储器

每个Verilog仿真器处理种族条件不同，并不是所有的仿真器已知标记比赛条件。Xilinx核心开发组不能访问所有Verilog仿真器；但是，下面的信息是已知的：

SimopysVCS仿真器：可以检测比赛条件。有关如何启用种族检测工具的VCS文档。

Cadence Verilog XL和NC Verilog：可以检测竞争条件，但每个仿真器都有自己的调度引擎；因此，输出可能会有所不同。

– MODESIM SE/EE加：我们正在等待来自模型技术支持的响应。

解决方案

在5.1i IP更新1中开发的大多数核已经测试了竞争条件。然而，在此之前的核心还没有。对于那些具有竞争条件的核心，请使用最新的核心，或者我们建议您运行赛跑NGDBULD仿真，而不是行为仿真。