Allegro设计PCB文件的时候，进行DRC检查，如果报错：Package to Package Spacing ，是否会影响实际使用，实践经验表明不影响。
1、该规则是软件进行元器件间距检查时候用到的，安全距离取得很大，对于开发PCB人员来说无需关心。
2、那么如何在布局的时候确定区间会不会堆叠干涉？
答案是：装配层与丝印层配合使用，在布局的时候建议开启装配层以及丝印层参考器件的安全间距。
3、如何关掉 Package to Package Spacing DRC？
如图操作。
![图片[1]-浅谈Allegro进行DRC检查报错：Package to Package Spacing-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250208231011163-41739027411.jpeg?v=1739027412)
![图片[2]-浅谈Allegro进行DRC检查报错：Package to Package Spacing-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250208231021775-91739027421.jpeg?v=1739027421)
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![图片[4]-浅谈Allegro进行DRC检查报错：Package to Package Spacing-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250208231025524-41739027425.jpeg?v=1739027425)
Allegro设计PCB文件的时候，进行DRC检查，如果报错：Package to Package Spacing ，是否会影响实际使用，实践经验表明不影响。
1、该规则是软件进行元器件间距检查时候用到的，安全距离取得很大，对于开发PCB人员来说无需关心。
2、那么如何在布局的时候确定区间会不会堆叠干涉？
答案是：装配层与丝印层配合使用，在布局的时候建议开启装配层以及丝印层参考器件的安全间距。
3、如何关掉 Package to Package Spacing DRC？
如图操作。
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