SpartanII/VIETEX -当我选择“没有预配置拖拉”时,输出在配置结束时被驱动高。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

SpartanII/VIETEX -当我选择“没有预配置拖拉”时,输出在配置结束时被驱动高。

描述

当配置ViTex/ViTeX-E时,Sptri II/SpTAN-IIE器件选择了“没有预配置拖拉”选项,输出在配置过程结束时接收到高脉冲。

尽管数据手册指出当选择该选项时,输出在配置期间应该保持“浮动”。

如果I/O被配置为输出,则弱保持器在配置的最后一帧中打开,即使在设计中不使用保持器。如果在设计中禁用I/O的输入缓冲器,则保持器充当弱上拉。如果PIN被配置为I/O,并且在启动时被配置为有效输出,则保持器被激活,保持引脚上的电流值。

解决方案

1。将输出更改为I/OS。

这将启用输入缓冲器并允许守护程序工作。守门员仍然在最后一个框架打开,但它保持低价值,而不是拉动输出高。当完成PIN变高时,保持器关闭(如果它在您的设计中不能启用),输出变为激活。

2。使用上拉式配置。

这是推荐的解决方案,因为用户不应该依赖于浮动输出来在配置期间保持值。如果启用了UPS,则可以保证输出行为。

三。使用外部拉降确保逻辑0。

如果I/O必须是低的,使用下拉来确保它。

4。在IO中设计内部下拉。

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