AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

AD等长设计及xSignal设置

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AD等长设计

工具介绍

xSignal Wizard在单一源元件和多个目标元件之间创建xSignal。Wizard使用一种面向元件的方法识别潜在的xSignal——您可选择一种单一源元件、相关网络和目标元件——然后这种方法将分析从该元件到指定元件之间的所有潜在路径，包括经过一系列被动元件和支线。作为工程师，您可以选择需要生成的xSignal，也可以针对这些xSignal创建匹配长度设计规则。

原有的xSignals Wizard支持为多个元件创建定制xSignal。本次发布的Wizard扩展了该功能，可针对大量不同的公共接口和存储电路自动创建xSignal和xSignal组。

本次发布版本为xSignals Wizard增加了USB3模式。USB 3.0 xSignal Wizard用于为所有USB 3.0通道创建xSignals、xSignal组和匹配长度规则。

操作步骤

图片[1]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

进入规则后根据拓扑结构选用适合的模型

图片[2]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

选择源端的器件，可以是IC，接插件任何一种

图片[3]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

选择器件后NEXT会显示所有的网络名称，选择需要走等长的网络

图片[4]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

选择好网络后继续选择接收端IC或者接插件

图片[5]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

选择完成后，软件自动进行匹配

图片[6]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

注意！特别注意！刚刚匹配好的端对端可能受网络名，分支等等一系列问题影响会出现线路错误问题如下，观察黄色线为系统匹配走线，蓝色线为正确走线，因此这步需要手动检查调整

图片[7]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

检查调整步骤如下

  1. 点击系统匹配走线
  2. 观察线序是否正确
  3. 手动调整对应引脚

图片[8]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

 调整完如下

图片[9]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

网络名匹配完成后，进行误差设置和名称设置

图片[10]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

完成规则设置后，在PCB-xSignals中可以看到刚才设置的等长网络

图片[11]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug上述步骤完成xSignals功能设置完成，后面进行等长处理

点击按照信号长度进行排序

图片[12]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

找到最长的走线并高亮，调整走线到最短距离，避免因为最长走线有绕线行为，增加整体的信号长度

图片[13]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

确认该信号线的长度，即为本组等长需要匹配的长度

图片[14]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

点击其他长度的连线

图片[15]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

点击图标设置为等长走线模式，图标变成十字锁定状态

图片[16]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

找到目标走线，及对应的可以绕等长的区域

按TAB，设置目标长度和绕等长规则，这些根据布线规则定如：3W等

图片[17]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

绕完后的状态

图片[18]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

绕等长原则

哪里不等长在哪里绕

尽量利用短小分支绕等长，避免因绕等长占用过多面积

图片[19]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

  1. 避免绕道别的信号区

图片[20]-AD等长设计及xSignal设置-PCB设计社区-FPGA CPLD-ChipDebug

尽量避免近90°角出现

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