Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

Allegro 设置Spacing间距规则汇总

废话不多说,直接上图说明:

因为allegro约束规则还是比较细致,特别是间距规则设置比较多,所以一定要搞明白。

1.差分对的对内线距 Primary Gap

不要理解为对内线中心到中心的距离,就是边缘线的距离

图片[1]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

2. 线Line与线的间距

图片[2]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

3. 线Line到通孔管脚Thru Pin的间距

图片[3]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

4. 线Line到表贴管脚SMD Pin间距

图片[4]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

5.线Line到过孔Thru Via的间距

图片[5]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

6.线Line到铜皮Shape的间距

图片[6]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug

间距设置,就是边缘距离到边缘距离的设置,那么孔到孔,表贴管脚到铜皮,铜皮到铜皮都是一样的理解了,设置的时候一定要仔细。

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