废话不多说,直接上图说明:
因为allegro约束规则还是比较细致,特别是间距规则设置比较多,所以一定要搞明白。
1.差分对的对内线距 Primary Gap
不要理解为对内线中心到中心的距离,就是边缘线的距离
![图片[1]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225132171-31739112692.png?v=1739112692)
2. 线Line与线的间距
![图片[2]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225137117-101739112697.png?v=1739112697)
3. 线Line到通孔管脚Thru Pin的间距
![图片[3]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225215842-01739112735.png?v=1739112735)
4. 线Line到表贴管脚SMD Pin间距
5.线Line到过孔Thru Via的间距
6.线Line到铜皮Shape的间距
![图片[6]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225213797-01739112733.png?v=1739112734)

废话不多说,直接上图说明:
因为allegro约束规则还是比较细致,特别是间距规则设置比较多,所以一定要搞明白。
不要理解为对内线中心到中心的距离,就是边缘线的距离
![图片[1]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225132171-31739112692.png?v=1739112692)
![图片[2]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225137117-101739112697.png?v=1739112697)
![图片[3]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225215842-01739112735.png?v=1739112735)
![图片[4]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225204693-11739112724.png?v=1739112724)
![图片[5]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225212226-91739112732.png?v=1739112733)
![图片[6]-Allegro 设置Spacing间距规则汇总-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250209225213797-01739112733.png?v=1739112734)
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