Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

Cadence（九）17.4规则与间距设置

wanakaka徽章-人气佳作-ChipDebug等级-LV2-ChipDebug25天前更新
160

 

目录

1.布线规则

2.NECK走线

​3.差分走线相关设置

 4.设置space间距

 5.高亮操作

 6.区域规则

1.间距规则

打开规则管理器：setup – constraints – constraints manager

图片[1]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug图片[2]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

首先，我们最开始打开管理器，所有走线都服从default规则，并且系统默认5mil。

我们首先在space选项的spacing Constraint set中设置default中线间距为6mil：（直接在箭头位置输入6即可更改后面所有内容为6mil）

图片[3]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

但有一项我们要设置大一点，就是铜皮间距shape to 设置为10mil：

图片[4]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

之后我们再net选项卡中进行设置驱动即可。

下面新建电源走线规则，设置线宽15mil

图片[5]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

图片[6]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

之后去net中设置走线规则，直接改变class即可

图片[7]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

2.NECK走线

就是有些地方我们过不去，走细线就设置neck选项，设置线宽与最大长度一般小于100mil（length中进行设置）

走线时选择neck mode即可开启

图片[8]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug3.差分走线相关设置

图片[9]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

4.创建Class区分一系列走线

在net中创建Class ，比如我们创建电源规则的class，四个网络就会在一起显示，线多的时候方便我们检查。

图片[10]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

图片[11]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

 5.高亮操作

图片[12]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug第一个按钮是高亮颜色，第二个就是高亮按钮，点击之后，find里面设置你要高亮的symbol或者net即可

图片[13]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

 6.区域规则

有时候我们的芯片多个引脚的布线间距可能不满足所设置的规则，那么我们需要设置区域规则

图片[14]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

之后画一个shape，注意层的选择和区域选择如下即可

图片[15]-Cadence（九）17.4规则与间距设置-PCB设计社区-FPGA CPLD-ChipDebug

7.DRC检查

如果我们的走线不符合DRC规则设置，那么就会报错，直接显示在你的布线上一个X，但我们将错误解决之后就需要更新DRC，否则叉叉一直存在，那么更新DRC如何操作：

tools – update DRC即可

评分
欢迎为Ta评分
分享
请登录后发表评论

    没有回复内容

搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面