描述
一般描述：
在3.1i XFLUE中添加了一个隐藏命令行开关，在基础ASE中为PC用户设计流程中包括XST综合。隐藏开关“-SythH”允许XFLUE调用XST来综合HDL设计。
以下三个决议记录下列步骤：
编译功能仿真（FPGA或CPLD）
-实现FPGA设计
CPLD设计的一种拟合方法
解决方案
功能仿真编译（FPGA或CPLD）
1。创建一个单顶级设计文件，列出所有HDL源文件。
XFLUE只能接受一个输入设计文件。如果HDL设计不包含多个HDL源文件，则可以跳过这一步，并使用单个HDL源文件作为XFLUE的输入。否则，必须创建顶级文件作为XFULL的输入设计文件。
对于Verilog设计，这是通过创建一个顶级的Verilog文件（例如“Top.v”）来完成的，它使用“包含构造”列出了所有的Verilog源文件：
包括“HDLL源1 .V”
“包括”HDLYSURCE2.2.V“
…
“包括”HDLL SurcCEN.V
对于VHDL设计，这是通过创建一个顶级项目文件（例如“Top.PRJ”）来完成的，它列出了具有完整路径名称的所有VHDL源文件：
C:\SooCeSyFrase\HDLL源码1.VHD
C:\SooCeSyFrase\HDLL源码2.VHD
…
C：\SooCeSyFrase\HDLYSURCENCE.VHD
注意：如果将“NoNORT”选项添加到项目文件的末尾，则VHDL源文件必须以正确的编译顺序列出。
注意：对于本决议的其余部分，假定“Top.v”是顶级输入设计文件。
2。在FSIM.FLW文件中启用XST。
FSIM.FLW文件包含XST的程序块。程序块是禁用的，并用“*”符号注释。若要启用XST程序块，请删除XST程序块行上的超前“*”符号。
我们建议您在项目目录中编辑FSIM .FLW文件的副本，而不是位于$xilinx安装区域中的文件。您可以通过使用“-NORUN”选项运行XFLUX，将FSIM。FLW文件复制到项目目录中：
XFLAS-P＆LT；PoType & gt；-FSIM & lt；SimultuyOpthy＆Gt；opt-综合器& lt；
可能的选择为：
维氏菌
韦氏菌属
VHDL语言
VHDLYSPEED.OPT
在3.1i开发系统参考指南中列出了lt；
HTTP://TooBox.xILIX.COM/DOSAN/3Y1I/
参见XFROW章-GT；流类型-gt；-fSIM
一旦你有一个FSIM。FLW的拷贝，编辑它并删除XST程序块上的“*”符号，使流中的XST：
XST流程信息
γ
程序xST
标志：启用；
输入：& lt；合计设计&；
触发器：& lt；设计& gt；cST；
出口：&设计；
结束程序xST
三。运行XFLUE编译功能仿真设计。
XFLAS-P＆LT；PoType & GT-FSIM & lt；SimultuyOpths＆Gt；opt-综合器& lt；
注意：当在XFLUX中使用“-Sythh”开关时，必须使用“-p”开关在命令行上指定目标部件类型。
FPGA设计的实现
1。创建一个单顶级设计文件，列出所有HDL源文件。
XFLUE只能接受一个输入设计文件。如果HDL设计不包含多个HDL源文件，则可以跳过这一步，并使用单个HDL源文件作为XFLUE的输入。否则，必须创建顶级文件作为XFULL的输入设计文件。
对于Verilog设计，这是通过创建一个顶级的Verilog文件（例如“Top.v”）来完成的，它使用“包含构造”列出了所有的Verilog源文件：
包括“HDLL源1 .V”
“包括”HDLYSURCE2.2.V“
…
“包括”HDLL SurcCEN.V
对于VHDL设计，这是通过创建一个顶级项目文件（例如“Top.PRJ”）来完成的，它列出了具有完整路径名称的所有VHDL源文件：
C:\SooCeSyFrase\HDLL源码1.VHD
C:\SooCeSyFrase\HDLL源码2.VHD
…
C：\SooCeSyFrase\HDLYSURCENCE.VHD
注意：如果将“NoNORT”选项添加到项目文件的末尾，则VHDL源文件必须以正确的编译顺序列出。
注意：对于本决议的其余部分，假定“Top.v”是顶级输入设计文件。
2。在FPGA.FLW文件中启用XST。
FPGA.FLW文件包含XST的程序块。程序块是禁用的，并用“*”符号注释。若要启用XST程序块，请删除XST程序块行上的超前“*”符号。
我们建议您在项目目录中编辑FPGA.FLW文件的副本，而不是安装在$xilinx安装区域中的文件。您可以通过使用“-NORUN”选项运行XFLUX，将FPGA.FLW文件复制到项目目录中：
XFLAS-P＆LT；PoType & gt；-实现& lt；实现选项& gt；opt -综合器& lt；
可能的选择为：
维氏菌
韦氏菌属
VHDL语言
VHDLYSPEED.OPT
在3.1i开发系统参考指南中列出了实现方案的选择：
HTTP://TooBox.xILIX.COM/DOSAN/3Y1I/
请参阅XFLASH章节-GT；流类型-gt；-实现
一旦你在项目目录中有一个FPGA.FLW的拷贝，编辑它并删除XST程序块上的“*”符号，以使流中的XST：
γ
XST流程信息
γ
程序xST
标志：启用；
输入：& lt；合计设计&；
触发器：& lt；设计& gt；cST；
出口：&设计；
结束程序xST
三。运行XFLUE编译功能仿真设计
XFLAS-P＆LT；PoType & gt；-实现& lt；实现选项& gt；opt -综合器& lt；
注意：当在XFLUX中使用“-Sythh”开关时，必须使用“-p”开关在命令行上指定目标部件类型。
CPLD设计的一种拟合方法
1。创建一个单顶级设计文件，列出所有HDL源文件。
XFLUE只能接受一个输入设计文件。如果HDL设计不包含多个HDL源文件，则可以跳过这一步，并使用单个HDL源文件作为XFLUE的输入。否则，必须创建顶级文件作为XFULL的输入设计文件。
对于Verilog设计，这是通过创建一个顶级的Verilog文件（例如“Top.v”）来完成的，它使用“包含构造”列出了所有的Verilog源文件：
包括“HDLL源1 .V”
“包括”HDLYSURCE2.2.V“
…
“包括”HDLL SurcCEN.V
对于VHDL设计，这是通过创建一个顶级项目文件（例如“Top.PRJ”）来完成的，它列出了具有完整路径名称的所有VHDL源文件：
C:\SooCeSyFrase\HDLL源码1.VHD
C:\SooCeSyFrase\HDLL源码2.VHD
…
C：\SooCeSyFrase\HDLYSURCENCE.VHD
注意：如果将“NoNORT”选项添加到项目文件的末尾，则VHDL源文件必须以正确的编译顺序列出。
注意：对于本决议的其余部分，假定“Top.v”是顶级输入设计文件。
2。在CPLD.FLW文件中启用XST。
CPLD.FLW文件包含XST的程序块。程序块是禁用的，并用“*”符号注释。若要启用XST程序块，请删除XST程序块行上的超前“*”符号。
我们建议您在项目目录中编辑CPLD.FLW文件的副本，而不是安装在$xilinx安装区域中的文件。您可以通过使用“-NORUN”选项运行XFLUX，将CPLD.FLW文件复制到项目目录中：
XFLASH -P＆LT；PoType & GT；-FITHORADY & GT；opt -综合器& lt；CythySysOpths＆Gt；opt- Nurun Top.v
可能的选择为：
维氏菌
韦氏菌属
VHDL语言
VHDLYSPEED.OPT
在3.1i开发系统参考指南中列出了关于FITYOPTIONS和GO.OPT的可能选择：
HTTP://TooBox.xILIX.COM/DOSAN/3Y1I/
参见XFROW章-GT；流类型-gt；-适合
一旦您在项目目录中有一个CPLD.FLW的副本，编辑它并删除XST程序块上的“*”符号，以使流中的XST：
γ
XST流程信息
γ
程序xST
标志：启用；
输入：& lt；合计设计&；
触发器：& lt；设计& gt；cST；
出口：&设计；
结束程序xST
三。运行XFLASH将设计融入CPLD
XFLAS-P＆LT；PoType & GT；-FITHORADY & GT；opt-综合器& lt；
注意：当在XFLUX中使用“-Sythh”开关时，必须使用“-p”开关在命令行上指定目标部件类型。
没有回复内容