一、串扰仿真(二)
上一文章是本人简单总结了Ansys SIwave 的串扰仿真操作流程,今天给大家分享一下Cadence Sigrity 的SPEED2000串扰仿真操作流程,话不多说,上图:
![图片[1]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203437144-61739882077.png?v=1739882077)
1.打开组件SPEED2000,如下图:
![图片[2]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203440775-11739882080.png?v=1739882081)
2.设置仿真的model,如下图:
![图片[3]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203443153-11739882083.png?v=1739882084)
3.用组件SPDLink将brd文件转化为spd文件,如下图:
![图片[4]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203445122-01739882085.png?v=1739882086)
4.导入brd文件,如下图:
![图片[5]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203448306-81739882088.png?v=1739882089)
5.进行叠层设计(每层的厚度、材料、DkDf、铜的粗糙度、微带线的形状等,也可以自己新增材料),如下图:
![图片[6]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203713472-101739882233.png?v=1739882234)
6.选择仿真网络,如下图:
![图片[7]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203626154-51739882186.png?v=1739882187)
7.设置网络分组,如下图:
![图片[8]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203634140-61739882194.png?v=1739882195)
![图片[9]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203638555-101739882198.png?v=1739882199)
![图片[10]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203642749-41739882202.png?v=1739882203)
![图片[11]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203644106-11739882204.png?v=1739882205)
![图片[12]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203648780-31739882208.png?v=1739882208)
8.设置仿真参数,如下图:
![图片[13]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203650297-11739882210.png?v=1739882211)
9.保存文件之后,进行仿真和仿真结果查看,如下图:
![图片[14]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/02/20250218203655185-51739882215.png?v=1739882216)
以上是SPEED2000中的串扰仿真操作流程,感谢大家浏览观看,如果有不对的地方,还请大家指正。
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