信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug

信号完整性之串扰仿真(二)

 

 

一、串扰仿真(二)

上一文章是本人简单总结了Ansys SIwave 的串扰仿真操作流程,今天给大家分享一下Cadence Sigrity 的SPEED2000串扰仿真操作流程,话不多说,上图:
图片[1]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
1.打开组件SPEED2000,如下图:
图片[2]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
2.设置仿真的model,如下图:
图片[3]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
3.用组件SPDLink将brd文件转化为spd文件,如下图:
图片[4]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
4.导入brd文件,如下图:
图片[5]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
5.进行叠层设计(每层的厚度、材料、DkDf、铜的粗糙度、微带线的形状等,也可以自己新增材料),如下图:
图片[6]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
6.选择仿真网络,如下图:
图片[7]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
7.设置网络分组,如下图:
图片[8]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
图片[9]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
图片[10]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
图片[11]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
图片[12]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
8.设置仿真参数,如下图:
图片[13]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
9.保存文件之后,进行仿真和仿真结果查看,如下图:
图片[14]-信号完整性之串扰仿真(二)-PCB设计社区-FPGA CPLD-ChipDebug
以上是SPEED2000中的串扰仿真操作流程,感谢大家浏览观看,如果有不对的地方,还请大家指正。
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