描述
关键词：FPGAExpress3.5
紧迫性：标准
一般描述：
FPGAExpress3.5（带Xilinx Service PACK 6交付）的新特性是什么？
解决方案
FPGAExpress3.5版介绍了以下特点：
快速综合选项
FPGAExpress3.5版介绍了快速综合选项。选择“快速努力”
在“创建实现”对话框中，显著缩短编译时间。
保持竞争质量的结果。
设计向导
FPGA Express版本3.5介绍了一个设计向导来引导您通过
整个综合过程分两步进行。当您启动FPGA Express时，
“设计向导”自动出现。第一个屏幕（FPGA Project对话框）允许
您需要创建一个新项目或打开现有项目。
您还可以在以后的工具启动时禁用Debug向导。
若要手动启动“设计向导”，请从“文件”菜单中选择“设计向导”。
用于Verilog的新型HDL编译器
FPGA Express版本3.5为Verilog引入了一种新的HDL编译器。一个特点
该编译器允许您以同样的方式实现VHDL设计中的“最快和最小”以及“最安全”的有限状态机（FSM）在Verilog。
为了启用新的HDL编译器，选择“新的HDL编译器-用于Verilog综合的PRESTO”
在综合和gt；选项& gt；项目。检查新的HDL编译器框使“最快”
最小的“以及最安全”的FSM综合开关可用于Verilog FSM。
为Verilog启用新HDL编译器的相应shell变量是：
PrimeCopyelRyType = PROSTO
（注意：您必须“强制更新”您的设计源文件，以便对新的更改进行更改。
HDL编译器为了使此生效。
只读存储器推理
FPGAExpress的版本3.5为以下架构增加了ROM推理支持：
赛灵思ViTEX II
请参考“FPGA编译器II中推断只读内存”的应用说明
FPGAExpress“在Syopops’网站上获取更多信息。
ASCII约束文件
FPGA Express版本3.5支持ASCII约束的导出和导入
文件夹。
约束可以从约束表导出到ASCII文件。可以编辑文件
然后将它导入到项目中。
注意：ASCII约束文件只能导入到相同的实现
它是出口的。
有关更多信息，请参阅“入门”或联机帮助。
用于块级增量综合的多个NCF文件
FPGA Express版本3.5支持块级增量的多个NCF文件
综合。
如果在导出NETLIST对话框中选择导出时序规范，则使用
为每个块生成.NCF文件，以将时序约束传递给位置和路由
工具。.NCF文件的名称与模块/实体/网表名称相同。
相应的块根。
FPGA中使用块级增量综合的应用说明
编译器II和FPGAExpress在“SyopSys”网站上获取更多信息。
支持新体系结构
FPGA Express版本3.5中添加了以下架构：
赛灵思ViTEX II
锡林郭勒盟
架构支持的增强
FPGA Express版本3.5包括以下架构特定的增强
综合与优化：
改进的多路复用器支持
FPGA Express版本3.5放宽了MuxyOP推理的要求。参照
“FPGA编译器II和FPGA Express中的多路复用器”的应用说明
SyopSys’网站以获取更多信息。
改进的Xilinx ViTEX和VIETEX II恒比较器支持
FPGA Express版本3.5利用LUTS为常数比较器十五
十八位以减少面积和延迟。大于十八的常数比较器
除了LUTS之外，还使用了比特、CyMUX。
Xilinx VelTEX-E的LVDS I/O支持
改进的Xilinx ViTEX及其导数的TimeMebug精度
新错误和警告查看器
FPGA Express版本3.5将错误消息和警告消息归类到输出窗口中。
若要查看单个消息，请单击消息组图标旁边的“+”符号以展开
名单。
图形用户界面的增强
FPGA Express版本3.5支持在示意查看器中显示总线。
HTML格式的人页
FPGAExpress的版本3.5添加了HTML格式的MAN页面。
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