信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)

 

 

今天给大家分享一个仿真的操作流程,是关于Cadence Sigrity SPEED2000的时域波形仿真和眼图仿真。我们会经常看见硬件工程师调试示波器上的一些信号的波形变化,其实这些也可以通过仿真电路的搭建来做出投板前的仿真,来优化走线,以减少版本的迭代次数。如果要和实际的信号保持一致,就要求仿真设置的参数和实际的参数保持一致,这也是仿真的重点和难点。下面先让我们了解一下Cadence Sigrity SPEED2000时域仿真的操作流程:

1.仿真模式选择与文件导入

选择Cadence Sigrity下的SPEED2000组件,然后先择licence,打开组件选择Generator SI Simulation,最后就可以打开我们之前转化好的.SPD文件。操作如下图:
图片[1]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
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图片[3]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

2.设置层叠信息和过孔焊盘参数

层叠信息:每层的介质厚度、材料、介电常数、介质损耗角等,如下图:
图片[4]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
过孔焊盘参数:过孔焊盘的镀铜厚度、材料等,如下图:
图片[5]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

3.选择仿真的信号网络

选择仿真的信号网络,在添加相应的电源和地,如下图:
图片[6]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

4.设置DC的电压值

查看我们刚才选择的电源和地,设置信号的电源的电压值,根据不同的信号有不同的电压值3.3V、1.8V、1.2V等,如下图:
图片[7]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

5.设置器件Model

我们仿真的网络是一个控制器和一个存储芯片之间的通信信号,在信号始端端接电阻。所以我们需要添加源端控制器、负载端存储芯片、端接电阻的模型、DC电源器件模型,模型有IBIS、终端端接、SPICE三种,选择我们有的资源就可以。下面的仿真中源端控制器、负载端存储芯片是IBIS模型,端接电阻使用的是Value电阻值设置,DC电源器件使用的是SPICE模型,设置如下图:
图片[8]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
源端控制器IBIS模型添加
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负载端存储芯片IBIS模型添加
图片[10]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
端接电阻Value电阻值设置
图片[11]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
DC电源器件SPICE模型添加
所有的器件Model添加完成之后,会在相应的器件前面打勾。

6.设置仿真参数

在这设置仿真的level,一般选择level1,然后选择仿真时间和比特率的大小。其中我们的负载端要选择输入高阻态模式(Input/High-Z),源端要选择输出(Output),然后在Transmitter IO Model选择相应的IO端口模型。这个IO端口模型需要根据IBIS模型中的定义来选择,否则端口的model和其pin功能不对应,仿真结果会有偏差。设置如下图:
图片[12]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

7.添加探针端口

选择你想要查看的波形的网络端口,可以在其相应的前面打勾,设置如下图:
图片[13]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

8.保存文件,开始仿真

设置如下图:
图片[14]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug

9.查看仿真结果

仿真结束后,可以查看刚才设置探针位置的信号时域波形和眼图,查看如下:
图片[15]-信号完整性仿真SI之Cadence Sigrity SPEED2000_眼图仿真(四)-PCB设计社区-FPGA CPLD-ChipDebug
以上是关于Cadence Sigrity SPEED2000的时域仿真的操作流程,在操作流程中可能设置的东西相对来说比较多和复杂,比如我们器件的IBIS的获取,得到了IBIS模型之后还要会识别相应的IO模型。还有如果想要得到眼图仿真的话,需要设置信号的比特率、上升沿等信息。可能本人整理的相对简单,因为我也在不断的学习,以后会持续的总结和大家分享。
以上流程如有遗漏或不对的地方,希望各位大神留言指正,顺便点个赞👍关注,感谢!!!

 

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