3.1i SP6- 3.1I Service PACK 6更新

（赛灵思答案10312）3.1IVITEX-PAR -Watson误差
“0xC000 000 5 0x0693628 F7”在实现CHIPSVICS内核时。

（赛灵思答案9732）3.1i VITEX PAR问题与数据文件
导致V300 CB228设计产生内部误差。

（赛灵思答案9729）3.1i VIETER PAR路由器崩溃期间
PWR/GND路由。

（赛灵思答案9519）3.1IVITEX-E PAR
内部错误：布局：BaspTaskkmin。C:43:1.12 – Matcher没有
找到解决办法。

（赛灵思答案9589）3.1i VITEX PAR引导PAR失败
错误：便携性：3——这个Xilinx应用程序内存不足。

（赛灵思答案9588）3.1i VITEX PAR范围约束展开
在模块化设计中使用过多的内存。

（赛灵思答案9359）3.1i VITEX PAL -非法PIN掉期可能发生
关于SRL16E的地址引脚。

（赛灵思答案9587）3.1I XC400 0XLA PAR焊盘报告不
报告所有的VCC引脚的XC044 XLA-HQ304。

（赛灵思答案9345）3.1i VITEX PAR砂纸碰撞设计
具有包含块RAM的RPM宏。

（赛灵思答案9250）3.1IVITEX-E PAR PAR内存不足
关于约束条件下的偏置设计。

（赛灵思答案8937）3.1i VIETER PAR在PWR/GND期间挂起
路由。

（赛灵思答案9372）3.1IXC5200 PAR-MPPR PAR在第二上坠毁
通过5200个设计。

（赛灵思答案9725）3.1IVITEX-E PAR PAR需要很长时间
在“生成PAR统计”阶段。

（赛灵思答案9484）3.1I PAR引导PAR失败与错误：
布局：489时钟组由以下组成部分…

（赛灵思答案10049）3.1IViTEX-E PAR -路由器不
当可用时，总是使用长线。

（赛灵思答案8992）3.1IXFULL错误：跟踪：19 -不能
使用控制-C（CTRL—C）后的访问设计文件来中断PAR。

（赛灵思答案9437）3.1 i VITEX-E PAR砂矿崩溃
处理IOBs范围限制。

（赛灵思答案9873）3.1IVITEX-E PAR砂石放置
含F5/F6的切片。

（赛灵思答案10256）3.1IVITEX-E PAR问题与DLIOB
SelectIO输入和放置。

（赛灵思答案10255）3.1i VIETER PAR长PWR/GND运行时间
已经看到VyTeX设计。

（赛灵思答案10116）3.1磅的内存用完了。

（赛灵思答案10561）3.1IVITEX-E PAR砂石排斥切片
含有F5/F6 MUX。

（赛灵思答案10566）3.1i VITEX PAR砂矿将两个信号放置在一个SigPin上。

计时

（赛灵思答案3513）3.1I时序分析器- GDI资源
在报告上滚动时。

（赛灵思答案9297）3.1i定时-多周期（从：to）路径
约束是由周期约束获取的。

（赛灵思答案9619）3.1i FPGA编辑器-内核转储时
指定IOBs来驱动“0”。

（赛灵思答案10264）3.1i时序分析器：自定义分析带来空
CPLDS报告。

硬件调试器

（赛灵思答案9630）3.1硬件调试程序-内部DCE
在HP平台上运行时出现线程问题。

比特根

（赛灵思答案10401）3.1I BITGE-TDO2可Program逆变器
方程是错误的（TDO2是错误的极性）。

（赛灵思答案10402）3.1i BITGE-IOBF使用2.1i工作
BitGen但坚持使用3.1i重置

（赛灵思答案9705）3.1i BITGEN -BITGEN将创建调试
选项流调试位流：没有。

（赛灵思答案9707）3.1I位反馈2x存储单元不是
当使用DLIOB进行反馈时，正确设置。

（赛灵思答案9706）3.1I BITGEN -LVPECL输入在上边缘
VITEX-E器件没有被正确配置。

（赛灵思答案9431）3.1比特错误：145引脚…是一个
持久的引脚，但组件…

（赛灵思答案9429）3.1IVITEX-E位大于0.3纳秒
DLL输入时钟与反馈之间的差异
路径。

（赛灵思答案9922）3.1I比特-I/O的不适用于5V
VITEX架构（VCCO轨道上升到3.3V以上）。

设计管理器

（赛灵思答案9606）3.1I设计管理器-后布局时间
执行MPPR后不应自动生成报表。

JTAGProgrammer

（赛灵思答案9790）3.1I JTAGProgrammer- HPUX崩溃或做
不连接XChecker电缆

（赛灵思答案9646）3.1i JTAGProgrammer-当写保护是
选中后，校验和将不匹配。

（赛灵思答案9791）3.1i VIETEXJTAGProgrammer-SvF状态
检查已完成的PIN失败。

（赛灵思答案9647）3.1I JTAGProgrammer- Dr.Watson错误
同时尝试生成SVD程序器件。

（赛灵思答案9645）3.1I XC1800 JTAGProgrammerXC1804
在ISP模式下运行结束后。

（赛灵思答案9644）3.1I XC9500 JTAGProgrammerProgram
失败，Xilinx软件不擦除CPLD。

（赛灵思答案8224）3.1IXC18V00 JTAGProgrammerJTAG
Programmer3.1i不支持XC18V00 SVC生成。

（赛灵思答案10405）3.1IXC18V00 JTAGProgrammer
在18V01、18V512、18V256之间的程序与验证之间的关系

（赛灵思答案10252）3.1IXC18V00 JTAGProgrammer——“验证”
选项在程序选项对话框中禁用。

（赛灵思答案10059）3.1 JTAGProgrammer-多线电缆
不一致程序18V04并行模式。

（赛灵思答案10253）3.1IXC18V00 JTAGProgrammer-SVF
用户代码失败，错误的值。

（赛灵思答案9862）3.1IXC18V00 JTAGProgrammer-SVF验证
不成功的。

（赛灵思答案10005）3.1IXC18V00 JTAGProgrammer缺少
XC18V256 VQ44部分。

（赛灵思答案10018）3.1I XC1800 JTAGProgrammerPROM验证
电压裕度提高。

（赛灵思答案9452）3.1IJTAGProgrammer-错误：JTAG-非法字符？
（37777777637）在BSDL描述中的第633行。

（赛灵思答案10585）3.1i CPLD HPREX-XC9500器件操作不匹配
仿真。

CPLD

（赛灵思答案9731）3.1I CPLD TaGEEN-9528 8XL 7级
显示- 10个计时值。

（赛灵思答案9004）3.1i CPLD 9500 XV HITOP -仅LVTTL
允许双向信号。

（赛灵思答案4100）3.1IXC9500家庭HITOP禁止财产
不排除引脚从“可Program接地引脚”选项。

（赛灵思答案9658）3.1i CPLD TAGEng-无法扩展
通配符[]在处理时序约束时。

（赛灵思答案9824）3.1i CPLD HPREP6-何时JEDEC支持
为XC9500 XV家庭启用？

Floorplanner

（赛灵思答案9934）3.1IFloorplanner-PIN LOC变
从放置窗口到平面图窗口。

（赛灵思答案9171）3.1IFloorplanner-约束不是
正确实施。

（赛灵思答案6240）3.1IFloorplanner-写AG约束
UCF到**不包括较低级别的实例。

（赛灵思答案8136）3.1IVITEX-E平面规划器二级DLL
没有出现在Floorplanner。

（赛灵思答案2740）3.1IProgram器在UCF中的PIN约束
文件在Floorplanner中显示不正确。

（赛灵思答案9033）3.1IFloorplanner-错误便携性3：
应用程序已经用完内存或分段错误。

（赛灵思答案10014）3.1IFloorplanner-崩溃/核心转储时
加载设计

电缆

（赛灵思答案8777）3.1i多线程电缆-与WOWDOS98 SE的问题，
Windows2000和USB接口。

FPGA编辑器

（赛灵思答案9357）3.1i ViTEX FPGA编辑器-添加一个PIN
全局逻辑信号导致崩溃。

（赛灵思答案8697）3.1i FPGA编辑器-跟踪摘要选择
错误的约束。

（赛灵思答案10015）3.1i FPGA编辑器-保存NCD时崩溃
修改后的设计。

（赛灵思答案10015）3.1i FPGA编辑器-保存NCD时崩溃
修改后的设计。

（赛灵思答案9975）3.1i FPGA编辑器-尝试时崩溃
实现ILA特征。

包文件

（赛灵思答案10393）3.1i ViTEX-E包文件-BG560
包现在可用于XCV400 E和XCV600 E。

（赛灵思答案3149）3.1i包文件——SpartanXCS10 TQ144
没有TMS引脚键合。

（赛灵思答案10030）3.1I XC400 0XL/XC400 0XLA包文件
丢失的引脚导致不完整的PAD文件从PAR。

（赛灵思答案10031）3.1i XC400 0xLA包文件
XC4085 XLA BG352封装有坏引脚。

（赛灵思答案10032）3.1i VITEX包文件-XV150 FG566
缺少VCC引脚J7导致不完整的.PAD文件。

（赛灵思答案10037）3.1ISpartanII包文件-X2S15 TQ144
包丢失NC引脚导致不完整的PAD文件。

（赛灵思答案10050）3.1ISpartan包装文件-包是
缺少一些连接引脚，影响Pad报告。

（赛灵思答案10051）3.1I XC400 0E包文件
包文件丢失了PIN，影响了.PAD文件。

（赛灵思答案10052）3.1i ViTEX包文件-ViTEX
CB228包文件丢失了PIN，影响了.PAD报告。

（赛灵思答案10259）3.1i ViTEX II包文件-新的
ViTEX II包文件包含在3.1i Service PACK 4中。

速度文件

（赛灵思答案10054）3.1i ViTEX-E速度文件-错误：跟踪：12
-命令行上指定的无效速度“min”。

（赛灵思答案10055）3.1ISpartanII速度文件-初步
5个文件可用于SpartanII

（赛灵思答案10258）3.1i速度文件-速度文件更改
3.2I SP4。

（赛灵思答案10582）3.1i ViTEX-E速度文件-速度建模问题
受影响的时钟歪斜已经固定。

（赛灵思答案10581）3.1i ViTEX-E速度文件-新的速度模型
增加了ViTEX-E全球时钟。

（赛灵思答案10359）3.1I速度文件-警告：定时：180 -脉冲宽度误差
在COMP“MundLL”。

（赛灵思答案10395）3.1iSpartanII速度文件-SpartanII高级战车
现在是可用的。

（赛灵思答案9327）3.1i ViTEX-E速度文件-LVDS输入馈送DLL与内部
反馈需要额外的0.5 ns延迟

项目导航器

（赛灵思答案10228）3.1i基础在线帮助失踪
在ISE 3.1中的波形查看器。

（赛灵思答案9388）3.1i基础ISE双击XCO
项目导航器中的文件失败。

（赛灵思答案9721）3.1i基础IS-MTI错误：不能打开
宏文件：Top.vfd，这个文件没有被创建。

（赛灵思答案9722）3.1i基础ISE——“插入I/O焊盘”
使用FPGAExpress流程。

（赛灵思答案10225）3.1i基础ISE项目导航员
不支持ABEL测试向量（ABV）文件。

（赛灵思答案10226）3.1i基础——添加VHDL或
Verilog源使项目导航器挂起。

（赛灵思答案10227）3.1I基础运行的MPPR
基础ISE使PC机挂起。

（赛灵思答案10228）3.1i基础在线帮助失踪
在基础ISE中的波形查看器。

（赛灵思答案10204）3.1I基础问号出现在
设计入门和综合工具箱。

PROM文件格式化程序

（赛灵思答案9708）3.1i PROM文件格式化程序-SptriⅡPROM
不可选择（17S50XL，17S100XL，17S150 XL，17S200 XL）

（赛灵思答案10034）3.1i PROM文件格式器-18V00部件
应在PROM器件列表中列出。

（赛灵思答案9569）3.1i PROM文件格式化程序-17S05XL列出
尺寸不对。

示意捕捉

（赛灵思答案10279）3.1I基础出口设计网表
模块Val.ACL中GPF的原因

内皮细胞

（赛灵思答案10280）3.1i基础IS-ECS属性
CKDLL、CLKDLLE、CLKDLLF和DCM不工作

芯片观察器

（赛灵思答案9382）3.1i CPLD CHIPVIEWER CHIPVIEW失败
启动（离开环境空间）。

（赛灵思答案9901）3.1I CHIPVIEWER -时序分析器结果
没有显示。

（赛灵思答案10587）3.1i CPLD CHIPVIEVER挂在“调整布局”时
针对XC9588XL—6器件。

NC设计

（赛灵思答案10156）3.1IVITEX-E NC设计-软件不会
支持XFV405E的IGBFGL LVDS输入。

NGD2ver

（赛灵思答案10302）3.1IVITEX-E NGD2VER -TimeSim.VHD文件
包含XY-CKDLL2模块的泛型因子yjf，该模块不在
SimPrimS模型。

UNISIM

（赛灵思答案10578）3.1i UNIMSI- CKDLLHF不激活锁而不激活
在仿真中复位脉冲。（Verilog）

（赛灵思答案10577）3.1I导师SimIGF-init属性在XYLUT4上丢失，
XYLUT3和XYLUT2符号。

（赛灵思答案9215）3.1IVITEX-E UNISIMS-CKDLL不锁定在仿真IF中
时钟在仿真开始时保持低一段时间。

（赛灵思答案10469）3.1i UNISIMS和SIMPREMs -双端口块的输出
当RST被断言并且存在冲突时，RAM不会重置。

FPGAExpress

（赛灵思答案9464）3.4 FPGA Express—Verilog级联的加法
综合错误逻辑。

（赛灵思答案7242）3.4 FPGAExpress- FPGAExpress插入ILD的ILDX1
实例化。

XST

（赛灵思答案10573）3.1I XST—Verilog综合：XST在50%时挂起
综合一个Verilog文件。

（赛灵思答案10572）3.1 IXXST-XST拒绝有效的Verilog运算符%（VLGGY2008）。

（赛灵思答案10571）3.1IXXST与Dr.Watson错误：“C0000 0FD（堆栈）
溢出时“取消”添加I/O缓冲器“。

（赛灵思答案10570）3.1IXST-XST挂在行后：“提取1位寄存器”
对于内部节点。