FPGA编译器II重新定时(寄存器平衡)似乎没有任何改进。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

FPGA编译器II重新定时(寄存器平衡)似乎没有任何改进。

描述

关键词:寄存器、平衡、重新定时、重新计时、FPGA、编译器II

紧迫性:标准

一般描述:
如果重新计时功能似乎没有提供任何改进,我能做什么?
FPGA编译器II?

解决方案

1。在没有I/O焊盘的情况下综合设计。
2。在这个综合运行期间重新设计设计。
三。将所得的EDFF读回FPGA编译器II。
4。用I/O插入并重新编写EDF。

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