AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

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willansb502徽章-元老玩家-ChipDebug等级-LV1-ChipDebug8个月前更新
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首先在原理图中将差分线对用差分符号进行标记，place -> Directives ->Differerntial Pair，放置在差分线上，

注意网络命名规则，如下图B_IO5_P和B_IO5_N ，除了后缀_P 和_N  不一样，前面的字符名字必须一样，这样

原理图就会自动识别到差分线对。

图片[1]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug      图片[2]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

将网表导入到PCB中后，在PCB这一栏中，就可以找到所有差分对了，按照如下图操作即可

图片[3]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

找到差分线之后，接下来就是设置规则。如果差分线对比较多的话，可以归类

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可以看到所有差分都归为了<All Differential Pair>

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我们可以新建一个差分类，并对其进行命名，方便管理

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这里就可以看到刚才差分线分类

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设置线宽 线间距规则：

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到这一步时，对差分线对命名一个具体名字，建议 _USB_  前后加下划线区分开来，后面看就比明显一点。

图片[9]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

然后设置差分线对的容忍度，也就是长度差别控制在多少范围内，一般设置是5mil

图片[10]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

设置线宽 线间距，设置好，点next 直到完成结束设置

 

图片[11]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

设置好之后，可以在规则里面查看一下

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图片[13]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

设置好规则之后，按下图中的这个图标进行差分对走线

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走完线后，这里可以查看差分线的具体长度

图片[15]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

刚才设置的容忍度是5mil， 也就是0.127mm，这里两根线长度相差明显超过了0.127mm，找到Tools->Interactive Length Tuing (单端线 交互式长度调整), 快捷键 T+ R

鼠标上会跟随找一个 十字 图形，选中差分线对中的那根短的线

图片[16]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

拉出的形状可能不是很好看，或是拉不出来

图片[17]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

按Tap键，调出长度编辑框，这里主要设置Target Length ，先选中From Net，然后再选中USB_D_P， 因为 USB_D_P 比USB_D_N 长，所以目标长度直接以USB_D_P的长度为目标

图片[18]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

Target Length 长度就设置为55.647mm

图片[19]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

 

也可以选中From Rutes中的规则范围来自动设置长度。‘

’

图片[20]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

我觉得重要的参数是调整Gap Increment这个值，调小点，选中 弧度。

图片[21]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

设置好目标长度后，点击OK，如果线拉不出来，或是线不好看，不是蛇形线， 可以适当按下面的快捷键

（1）、快捷键 :   “ 1 ”  与 “ 2 ” ，改变蛇行线的拐角与弧度。

（2）、快捷键 :   “ 3 ”  与 “ 4” 改变蛇行线的宽度。

（3）、快捷键：  “ , ” 与  “ . ”改变蛇行线的幅度。

 蛇形线拉不出来很有肯能就是线间距、线宽、幅度等造成的，所有这几个按键都试试就

图片[22]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

直到右边进度条显示绿色为止，绿色表示长度已到达目标范围了。

结果长度基本上保持一样了，一对差分线等长就画好了。

图片[23]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

 

 

 

有时候需要几对差分线长度也要控制在5mi范围内。

规则设置和上面一样，如下面的一组差分类做等长就需要用到 Interactive Diff Pair Length Tuning (差分线交互式长度调整)

图片[24]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug图片[25]-AD 差分线规则设置 – MyBooks – 博客园-PCB设计社区-FPGA CPLD-ChipDebug

 

在差分线对旁边放置辅助线，方便拉蛇形线时保持在同一侧方向

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