3.5 FPGAExpress-我如何实现在4000 FPGA /Spartan家庭的FPGA快车读回块？

描述

关键词：TIG、RIP、回放、Spartan、RDCLK、RDBK

紧迫性：标准

一般描述：
如何在FPGA Express中实现4000个/Spartan家庭的读回块？

解决方案

一

VHDL示例：

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
使用IEEE.STDLogLogic UNSIGNED；

实体使用
端口（TIG:在STDYLogic中；
RIP：输出STDYLogic；
数据：输出STDYLogic；
CLK，DIIN：在STDYLogic中；
RADIOL CLK：在STDYLogic中；
问：输出STDYLogic）；
结束使用回放；

USER回放的体系结构Xilinx

组件读回
端口（CLK，TIG）：在STDYLogic中；
数据：输出STDYLogic；
RIP：输出STDYLogic；
端部元件；

开始

U1：回读端口映射（CLK＝& gt；Read Olk CLK，TIGG＝& gt；TIG，DATA＝& GT；数据，RIP＝& RT）；

——Sample User Code
MyyddReg：过程（CLK）
开始
如果（CLK’事件和CLK = ‘1’）
q.lt＝din in；
如果结束；
结束过程；

末端Xilinx；

二

Verilog示例：

模块有用读回（TIG，RIP，数据，CLK，DYIN，Read OK CLK，Q）；

输入TIG，CLK，DYIN，Read OK CLK；
输出RIP、数据、Q；

Req；

读回U1（.CLK（Read OK CLK），.TIG（TIG），.data（data），RIP（RIP））；

总是@（POSSEDGE CLK）q& lt；= din in；

终端模块