3.3i基础ISE项目进口商-包含类似总线和PIN名称的示意图导致综合错误-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.3i基础ISE项目进口商-包含类似总线和PIN名称的示意图导致综合错误

描述

关键词:ISE,项目导航器,项目进口商

紧迫性:标准

一般描述:
如果一个总线引脚在一个示意符号和一个单一的网络引脚在同一个
符号具有相同的根名称,当VHDL出现问题时
网表是从示意图生成的,综合将失败。

示例:带有总线引脚“C[7:0]”和时钟引脚的符号被简单命名。
“C”通过图解流程成功运行,但VHDL
NETLIST会导致错误。

解决方案

信号引脚或总线引脚必须重命名。这是可以做到的。
示意图,或在结果VHDL结构网表中

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