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FPGA CPLD
Lattice-莱迪斯
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LATTICE DIAMOND编译好多警告,MT529,MT246, MT420
yinhk
9年前发布
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上面这种警告都是综合阶段没有作时序约束的警告,可以忽略。因为如果运行DIAMOND的标准流程,时序约束是由DIAMOND的lpf文件定义的,并不使用综合工具synplify的SDC文件作约束(除非你在工程属性中指定使用SDC文件)。
例如 第4条 MT420, 是由于synplify推断出了CLKOP是一个时钟,但是因为它并不知道这个的频率(它给出的1000.00ns是默认的并不正确),所以会给出警告,下面是这个警告的官方解决方案,但在diamond中如果你不使用SDC作约束,那么根本不需要。
http://www.actel.com/kb/article.aspx?id=KI8886
为了确认警告是在哪一个阶段产生的,可以只运行到某一阶段的操作,这对查找警告的原因及确认警告的重要性非常重要。例如我这里只运行了综合,那么我就确定这些警告都是综合阶段的
看了一下,都不是什么重要警告,直接忽略!其实一般情况下,我都不看警告的!
警告,如果你是做软件或许可以这么干,但是FPGA是硬件啊,这种真心不能忽略。