新手求助verilog简单问题-Xilinx-AMD社区-FPGA CPLD-ChipDebug
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    • app159357的头像-ChipDebugapp159357等级-LV1-ChipDebug0
      一开始的复位信号没有完成功能。如果不更改testbench，可以将always块的posedge rst改成negedge rst，下一行改成if (~rst) begin。或者更改testbench将rst初始值打到高
      13天前
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