3.5 FPGAExpress- FPGAExpress在某些条件下创造了糟糕的逻辑

描述

紧迫性：标准

一般描述：

FPGA Express版本3.5.0包含一个bug，它可能会造成错误的逻辑

下列条件：

1。设计在Verilog编码；

2。该设计包括具有状态编码为0的有限状态机；

三。用户选择调用“高级HDL编译器（Presto）”选项。

“Presto”编译器是不默认编译器。“兼容（HDLC）”

编译器正确运行。

解决方案

为了解决这个问题，对每个Verilog状态机使用一个热状态编码。你

必须将状态编码直接写入RTL代码中。

或：

关闭新的“Presto”编译器。

从内部基础ISE：

1。右键点击“综合”过程。

2。选择“属性…”

三。取消选择“启用PRESTO HDL编译器”。

从FPGAExpress单机内：

1。选择综合下拉菜单。

2。选择“选项”。

三。选择项目选项卡。

4。选择“兼容HDL编译器-HDLC”。

基础（ALDEC版本）：

Presto编译器选项不能从基础内部选择。