描述
关键词：CPLD，CE，负逻辑，9500 XL，Hitop，时钟使能
紧迫：热
一般描述：
当宏单元实现否定逻辑（即，/q:=…）并同时使用时钟使能时，FITETER当它仿真时钟使能时获得逻辑“Q”错误。这显示在时序仿真以及器件操作中。
解决方案
一
这个问题固定在最新的3.1i服务包中，可在：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新.
包含修复的第一服务包是3.1i服务包8。
有关此bug的更多信息，包括针对没有服务包8的用户的工作，请参阅分辨率2。
二
在下列情况下发生了逻辑腐败：
1。用于寄存器方程的负逻辑，
2。寄存器的CE方程需要一个以上的P-项。
问题在于寄存器的CE引脚逻辑的优化。这种优化是为了防止需要另一宏单元来实现多个P-项CE逻辑；这使得CE引脚不成为时序障碍。
优化目前导致不正确的反演。
例子：
q/=
Q.CE= CE
仿真如下：
q＝x*CE+q*/CE
应该是：
/q:= x*CE+/q*/CE
目前的工作是防止CE优化。要做到这一点，在UCF文件中包含以下行：
NET SIGIGEN RGE= CE；
其中SIGIGEN是连接到寄存器的时钟使能引脚的网络名称。
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