描述
关键字：F3.1i、定时、块RAM、短、设置、时间、丢失、3.9NS、CLKA、CLKB
紧迫性：标准
一般描述：
当使用VIETEX（或SMTANTII）块RAM进行时序仿真时
F3.1i与任何Service PACK，如果两个CLKA都发生以下计时违规
CLKB由同一时钟驱动：
设计名称& Glt；Clk-设置时间太短，丢失时间3.9nS。
设计名称& g.l.kkb——设置时间过短，丢失时间3.9nS。
即使A和B地址不同，此消息也会发生。
解决方案
一
基础逻辑仿真器错误处理SULLKAKICLKB
和SULLKBHICLKA参数；这些仅适用于两个地址。
都一样。
目前解决这一问题的方法是：
1。编辑EDIF文件，并将参数值更改为“0”。
其他时间违规被发现并停止仿真；然而，EDIF文件
必须为每一个新的设计迭代进行编辑。
2。在仿真由于此错误违反而首次停止之后，选择
忽略选项。仿真器将继续，而不会再次显示消息。
三。编辑仿真器首选项不报告时序违反（“显示，但不注册”）。
这样做：
-开放式逻辑仿真器
-点击选项-gt；偏好
-选择报表选项卡
-定时违反行，取消选择“寄存器”（离开显示）和“报告”
检查）。
此选项可防止违规停止仿真，但仍会报告。
在控制台和ALDEC.LoC文件中使用所有其他的定时冲突。
二
此错误将被安排在下一个主要软件版本中。
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