4.1i unsim，SimPrim-限制VLTEX和Sptri II器件的CKDLL和DCM仿真模型（VHDL，Verilog）

描述

关键词：UNISIM，SIMPRIM，CKDLL，DCM，ViTeX，SpartanII，仿真，库

紧迫性：标准

一般描述：
当前版本的CKDLL和DCM库模型具有在硬件中不存在的局限性。这个答案记录描述了这些限制。

解决方案

Xilinx软件工具的版本4.1i在CKDLL和DCM仿真模型中包含以下限制：

VHDL语言与Verilog语言
1。如果CLKIN信号被停止，然后在仿真运行的中间重新启动（即，在DLL最初启动并成功锁定之后），锁定信号的行为不一致。已知的行为是：
a）如果CLKIN信号在一段时间内停止计时并再次开始计时，则锁定信号可能不一致地切换。
或
b）一旦CKIN停止切换，锁定信号不会变低。
在所有版本的CKDLL和DCM仿真模型上都观察到了这个问题，并且将在库工具的未来版本中被修复。Xilinx建议您不要停止仿真中的CLKIN信号。然而，如果必须停止CLKIN信号，那么在CKDLL/DCM上脉冲重置信号确保该模型重新正确启动。

2。在硬件中，如果CKIN信号停止切换小于100毫秒，则CKDLL/DCM模型将成功重启而不需要手动重置。仿真模型不具有此功能，并且当前未安排修复。

三。在硬件中，DCM相移的最小粒度是以下两个限制因素中较大的：
a）最小相移步长＝1/256×CKYNLY周期
b）抽头延迟分辨率（DCMTAAP）；DCMYTAPHOMIN和DCMYTAPUXMAX规范在ViTEX II数据表中可用，模块3和-GT；DCM定时参数-Gt；杂项定时参数：
HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣sIdx.jSP

然而，仿真只支持第一个因素。因此，不要检查抽头延迟分辨率。对于超过90 MHz的频率，仿真中的相移将是不精确的（由皮秒）。

仅VHDL语言
当DCM中使用可变或固定相移模式时，对于某些刺激组合，锁定信号的行为不正确。