3.1ViTEXII PAR问题与LVDS合法性检查发现。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1ViTEXII PAR问题与LVDS合法性检查发现。

描述

关键词:LVDS,PAR,误差:布局:1682,布局,砂土,布局,LOC

紧迫性:标准

一般描述:
当我试图根据先前的位置锁定LVDS I/OS时
放置时,我遇到错误,终止了PAR运行:

错误:位置:1682 – LVDS对的IOBs L3ZTXYCAD0OH H和L3ZTXYCAD0OL是
锁定在一组非配对站点AE24和AD25中。这使得这个设计
不可路由,LVDS引脚不能正常工作。请更正
在继续之前设计。

这被发现是在更大的器件上发生的过流情况。

解决方案

这个问题在最新的3.1i服务包中是固定的:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新. 第一
包含修复的Service PACK是3.1i Service PACK 7。

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