为什么Synthesis不在EDIF网表中保留适当的层次结构/实例名称？ Verilog VHDL

强制合成工具一致地写出相同的实例/层次结构名称是非常困难的。

我们建议您直接将UGROUP和其他相关属性放入HDL然后合成。

这些属性将作为用户定义的属性导出到EDIF网表，最终导出到贴图后首选项文件。

这可确保您始终获得一致的结果。

例如，如果综合工具写出分层实例名称（例如U1_U0或U1 / U0），则无关紧要，因为正确的实例名称将自动导出到物理首选项文件。
有关如何在HDL中执行此操作的示例如下所示。
有关UGROUP，BBOX和LOC首选项的定义，请参阅ispLEVER帮助。

的Verilog


对于verilog，可以将布局规划信息定义为合成属性以及需要进行布局规划的特定块的模块定义。

例：

模块I1（

...

...


）/ *合成UGROUP =“mygroup * / / *合成BBOX =”14,14“* / / *合成LOC =”R3C5“* /;
。VHDL
。对于VHDL，布局规划信息可以定义为综合属性以及架构定义，如下例所示。
。I1的属性UGROUP：label是“mygroup”;
。I1的属性LOC：标签是“R3C5”;
。I1的属性BBOX：标签是“14,14”;