1.显示原点位置:
![图片[1]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191513663-91761995713.png?v=1761995713)
![图片[2]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191516367-81761995716.png?v=1761995716)
2.class-subclass依次选择Board Geometry-Outline
![图片[3]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191519423-51761995719.png?v=1761995719)
3.菜单ADD—Circle,右侧option,依次设置如下,如图可设置为圆心(0,0),半径为42mm的边框,不要忘了右键Done,完成绘图。
![图片[4]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191523103-11761995723.png?v=1761995723)
![图片[5]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191525750-71761995725.png?v=1761995725)

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![图片[2]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191516367-81761995716.png?v=1761995716)
2.class-subclass依次选择Board Geometry-Outline
![图片[3]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191519423-51761995719.png?v=1761995719)
3.菜单ADD—Circle,右侧option,依次设置如下,如图可设置为圆心(0,0),半径为42mm的边框,不要忘了右键Done,完成绘图。
![图片[4]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191523103-11761995723.png?v=1761995723)
![图片[5]-allegro精确画圆形边框-PCB设计社区-FPGA CPLD-ChipDebug](http://chipdebug.com/wp-content/uploads/2025/11/20251101191525750-71761995725.png?v=1761995725)
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