1.1i核心生成器——Verilog行为仿真在核心上报告“端口连接太少”警告

描述

一般描述：

在Verilog行为仿真中，使用内核生成器的内核进行设计，您可能会收到类似于下面的警告消息。（这些来自MTI仿真器，对于其他仿真器可能略有不同）。这里是MTI，EE/PE 5.4C版本中所看到的确切警告信息：

“警告”：/home /miie/Cuthy/Cyyy34099／FIFOO333×15 V（126）：[TFMPC]

端口连接太少。

γ区域：/Test/FIFOX控制器/NST

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

AsicCyFIFOV3V0.0.V（427）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（206）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/QSP11Reg

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（212）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/AyReGa

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（218）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/SpaLaReg

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（224）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/WeeReg

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（230）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/ReYeReg

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（236）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/DyReg

警告：/HOME/ZEPPELIN 3/M1/M3Y1IQDB/Verilog／SRC/XilinxCoreLib

CyDistaMyMyV30.0.V（254）：[TFMPC] -端口连接太少。

γ区域：/Test/FIFOX控制器/NST/MEM/DistaMeM/dPaPrReg

解决方案

这个问题只出现在Verilog行为仿真中，并且这些警告发生的原因有两个：

1。您的核心不是使用所有可选的端口，但是Verilog行为模型具有文件中列出的所有端口。

2。你的核心使用另一个核心（例如，异步FIFO使用DIST MEM或块MEM）；因此，行为模型具有子核的实例化，并且实例化不列出子核的所有端口。

这些只是警告消息，可以被安全地忽略。

如果报告了许多警告并且它们太多而不能忽略，则可能的解决方案是将常数驱动到未使用的输入端口，并使未使用的输出端口不连接。

例如：

加法器U1（…UnEdEDIONPUT1（1’B1），unUSEDIDIMP2（1’B0），unUSEDE OUTPUT2（…）

CORE Generator软件的变化是为了解决第一个问题。核心生成器将编写实例化文件或包装文件来列出所有未使用的端口。这种变化预计在4.1I软件的第一次IP更新中。

为了解决第二个问题，也改变了个人Verilog行为模型。然而，由于现有核的高数，这些问题将只根据情况而定。

如果您正在使用核心的最新版本，并且收到“太少的端口连接”警告，请将其报告给Xilinx热特性曲线（1-800—255-77 78），并为该特定内核提交一个CR。请从仿真器日志文件和核心生成器“.xCo”文件中提供完整的警告消息，这将帮助我们识别Verilog模型的问题。