3 .x FPGA Express——当我在Verilog文件中使用“包含语句”时，无法识别相对或绝对文件。

描述

关键词：3.1i，FPGA Express，FEYS壳，Verilog，包括，相对路径

紧迫性：标准

一般描述：
FPGAExpress将不承认绝对或相对路径，同时使用
“包含在Verilog文件中的语句”。例子如下：

“包含”c:\Project \模块v

或

“包含”…\\模块v

解决方案

必须将所有Verilog文件放在同一目录中，以便包含
语句将看起来像：

“包括”模块V