3.1i核心生成器-在数据表或GUI中报告的延迟与仿真结果不匹配-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i核心生成器-在数据表或GUI中报告的延迟与仿真结果不匹配

描述

关键词:核心,生成器,COREGen,块,内存,延迟,双,单,端口,仿真

紧迫性:标准

一般描述:
用于双端口或单端口块存储器V3.0的核心生成器定制GUI包括显示“读取流水线延迟”的信息面板,然而,仿真结果报告的信息延迟不同于信息面板。

解决方案

核心生成器信息面板是正确的,但是仿真结果也是正确的。这个问题是如何解释“潜伏期”的问题。

延迟时间基本上指示何时可以对输出数据进行采样。计算延迟的正确方法是在实际时钟发生之后对活动锁定边缘进行计数,其中操作发生在输出可被采样的时钟边缘。

延迟通常被错误地认为是输出将变得可用的周期。

下面的示例将显示具有潜伏期=4的乘法器。(输出可在第四时钟边沿,在操作发生后进行采样)。

Multiplier with Latency = 4
潜伏期=4的乘法器
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