描述
一般描述：
当我用ModelSim（MTI）以外的仿真器编译乘法器V3L0 VHDL行为模型（MultTyGyV3V0.VHD）时，在编译期间报告以下错误。（实际的错误消息将根据仿真器而有所不同）。
下面的错误来自Cadence NC-VHDL：
“NCVHDL:V3.20.（P1）：（c）版权1995–2000 Cadence设计系统公司。
常数OutOxSimule:整数：＝FunthCccMuOutSub宽度（Bx输入，CyBaAT+CyBax宽度，CY-BAAT）；
γ
NCVHDLLP:*E，ILSGRD（MultGyGyV3V0.VHD，521×58）：静态阐述中的非法引用信号（BS输入）〔12.3〕。
信号FulyOutOutsSimule:整数：= FunthCccMouOutSub宽度（Bx输入，CayAuth+ CyBax宽度，CyAA-宽度）；
γ
NCVHDLLP:*E，ILSGRD（MultGyGyV3V0.VHD，523×61）：静态阐述中的非法引用信号（BS输入）〔12.3〕。
常数ByIS00：布尔：= B~（1）输入长度＝0，Bx输入（0）＝’0’和CyMultyType＝2；
γ
NCVHDLLP:*E，ILSGRD（MultGyGyV3V0.VHD，527×60）：静态阐述中的非法引用信号（BS输入）〔12.3〕。
不幸的是，在IPIPUPDATE发布时，唯一可用的仿真器是MTI，直到发布之后才检测到这个问题。
解决方案
如果手工编辑行为模型不是一个好的解决方案，那么另一个选项是编译你的XILIXXCORILB而不使用MultTyGyV3V0.VHD文件。
如果需要乘法器V3G0的仿真，则可以如后面所描述的那样执行后NGDBug仿真。（赛灵思解答8065）.
为了解决这个问题，手工编辑VHDL乘法器V3L0的行为模型如下：
1。在进行任何修改之前，对下列文件进行备份：
xilinx & gt；/vhdl/Src/ XilinxCoreLib / MultTyGyV3V0.VHD
2。使用文本编辑器打开上面的文件显示行数指示符。
三。搜索第521行：
常数OutOxSimule:整数：＝FunthCccMuOutSub宽度（Bx输入，CyBaAT+CyBax宽度，CY-BAAT）；
将“bx输入”改为“StIdBy值”。线应该读：
常数OutOxSimule:整数：= FunthCccMuOutSub宽度（SETIOBY值，CYBAAT+CY-BL宽度，CY-BAAT）；
4。搜索第523行：
信号FulyOutOutsSimule:整数：= FunthCccMouOutSub宽度（Bx输入，CayAuth+ CyBax宽度，CyAA-宽度）；
将“bx输入”改为“StIdBy值”。线应该读：
信号FulyOutOutsSimule:整数：= FunthCccMuOutSub宽度（SETIOBY值，CayAuth+ C+BL宽度，CayAuxLead）；
5。搜索第527行：
常数ByIS00：布尔：= B~（1）输入长度＝0，Bx输入（0）＝’0’和CyMultyType＝2；
将bx输入（0）＝’0’更改为SETIOBY值（0）＝“0”。线应该读：
常数ByIS00：布尔：＝B~输入“长度＝1”和StIdBy值（0）＝“0”和CyMultyType＝2；
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