精确综合——如何保持精度等级？

描述

关键词：精度、综合、HDL、VHDL、Verilog、指令、约束

紧迫性：标准

一般描述：
如何在我的综合流程和实现流程中保留层次结构？

解决方案

通过将“层次结构”指令通过HDL代码，可以在综合流程中保留层次结构：

VHDL语言
：
属性层次结构：字符串；
标签的属性层次：标签是“保存”；
：
：

Verilog
/PrimaM属性压缩层次“保存”；

精度目前不支持KEPEPH层次结构实现约束的传递。这个约束可以通过UCF传递。

有关KeePipe层次UCF约束的更多信息，请参阅约束指南：
HTTP://Spop.xILIX.COM/Spope/Studio软件手册