3.1i VIETEX II PAR路由器并不总是正确地路由差分时钟输入。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i VIETEX II PAR路由器并不总是正确地路由差分时钟输入。

描述

关键词:时钟、差分、路由器、路由

紧迫性:标准

一般描述:
PAR未能正确地路由差分时钟输入。(使用iBFGDSDSLVDS33)给DCM CKIN引脚提供一个具体的例子,路由器没有使用正确的路由资源。)

解决方案

这个问题固定在最新的3.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新.
包含修复的第一服务包是3.1i服务包8。

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