61I/5.1i SimPrim-CLKDLL和DCM输出信号在时序仿真（VHDL，Verilog）中似乎没有对齐。

描述

关键词：后注释，问题，歪斜对齐，CLK0，CLKFX，CKDDV

紧迫性：标准

一般描述：
在定时（后PAR）仿真中，CKDLL和DCM的输出信号似乎不彼此对齐。例如，CLK0的上升沿与CKK2X或CLKDV的上升沿不同步（在“2除法”模式下）。

为什么会发生这种情况？

解决方案

这个问题是由于仿真器注释SDF文件传递的定时延迟的缘故。根据输入时钟频率和器件中的延迟，信号可能出现或可能不正确对齐。

为了验证CKDLL/DCM模型在功能上是正确的，仿真可以在短时间内运行，而没有SDF延迟注释；这将显示信号是否已经正确排队。

有关时序仿真中的歪斜问题的更多细节，请参见（赛灵思解答11067）.