描述
一般描述：
ViTEX II PIN OUT数据/包文件没有列出I/O之间VCCO/GND焊盘的模具焊盘顺序中的引脚（ViTex/ViTeX-E引脚输出表确实具有此信息）。
例如，比较下面两个包文件：
HTTP://Spop.xILIX.COM/PROCTS/VITEX/PACKEG/2V500 FG256TXT
（这个ViTEX II文件不包括VCCO/GND焊盘位置。）
HTTP://Spop.xILIX.COM/PROCTS/VITEX/PACKEAG/V300 EFG256TXT
（这显示了在引脚之间插入VCCO/GND的地方）。
在ViTEX II平台FPGA用户指南（参见下面的链接）中同时切换VIETEX II的输出指南列出以下内容：
表2-37中每个电源/接地引脚同时开关输出的最大数目
表2-38中每个Bank的等效功率/地对
HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣SyDePas.jSP？类别= /用户+指南/ FPGA +器件+家庭/ ViTEX I//ILANGANGID＝1
选择设计考虑事项&使用单端选择I/O超资源-GT；设计考虑-以及同时切换输出（SSO）准则。
我如何遵循SSO准则并适当地分配输出，而不知道I/O之间的功率/地面对的位置信息？
解决方案
（有关处理SSOS的详细讨论，请参阅）（Xilinx XAPP68）：“管理大型FPGA的地面反弹。”
“等效”功率/地对不是功率/地面对的物理数。物理上，更多的功率/地对位于I/OS之间，以确保电源和接地的短路径。然而，封装寄生和电感，以及工艺变化，也有助于SSO的整体效果。考虑到所有这些效应，产生“等效”功率/地对数。
为了确定每个Bank的最大SSO，使用具有正确I/O标准的两个表。例如，如果您使用GTL，每个电源/地对的最大SSO为4，并且2V1000 FG256具有3个等效的功率/地对，每个Bank的最大SSO为：3×4＝12。
对于I/OS在Bank内的位置没有进一步的限制，并且不需要遵循SSO准则在芯片上放置电源/地的物理位置。此外，重要的是要注意，一个好的解耦方案是必须的。参考文献（Xilinx XAPP623）：“配电系统（PDS）设计：使用旁路/去耦电容器），用于PDS解耦的更多信息。
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