4.1I ViTEX II PAR砂纸拒绝有效的BUFGMUX配置。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.1I ViTEX II PAR砂纸拒绝有效的BUFGMUX配置。

描述

关键词:布局,BUFGMUX,3.1I

紧迫性:标准

一般描述:
ViTEX II砂矿拒绝基于故障DRC检查的主/次BuffgMUX LOC约束对。该检查报告两个BUFGMUX在同一象限中的驱动负载,这是硬件不支持的。放置失败的消息如下:

错误:布局-全球时钟时钟。TCLKY2XY90BUFG和时钟。IbIIICLK2BUFG被锁定到主/副站点对。使用全局时钟梳将所有输入路由到这两个时钟是不可能的。请记住,这些时钟中只有一个可以访问任何一个象限,所以如果这两个时钟驱动单个组件上的多个负载或被锁定到同一象限的多个组件的驱动输入,则使用时钟梳网将不可路由。请在继续之前纠正这个问题。

解决方案

这个问题的大部分发生都是通过4.1i版本中的修复来解决的,但是在第一个4.1i服务包中也存在固定的问题。

在3.1i或4.1i中,可以通过设置以下环境变量来绕过错误检查:

设置XILPARPARSKIPPAUTROCKOLD=1(PCS)
StEnV XILIL PARSK SkyPaTutoCopyLoad 1(工作站)

当使用此环境变量时,所有时钟组件必须是LOC’d。

此外,4.1i Service PACK 2包含消息增强功能,以便在有效情况下发生此错误时,将打印有关受影响的BUFGMUXs的特定信息。这将包括一个由象限组成的负载组件列表。您还可以联系Xilinx热特性曲线(1-800—255-77 78),以协助调试BuffgMUX配置与此错误。

4.1i服务包2可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新

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