3.1I SP7/SP8 VIETEX PAR计时得分在V2000设计上发散-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1I SP7/SP8 VIETEX PAR计时得分在V2000设计上发散

描述

关键词:分数、路由器、路由、定时、发散、差

紧迫性:标准

一般描述:
定时分值在路由中发散,从一次迭代到下一次变差。

这个问题是由服务包7中的PWR/GND路由改变引入的,并在(赛灵思解答10867).

注意:此问题影响ViTeX、ViTeX-E和Sptri II器件架构。

解决方案

这个问题将被固定在4.1i版本,这是目前定于2001年8月。4.1i修复将解决这个问题和所描述的问题。(赛灵思解答10867).

一个战术补丁可用于3.1i服务包8:

电脑:
HTTP://www. xLimx.COM/TXPATCHES/PUB/sWelp/M3.1IOUDATES/PARA PCY11421.ZIP

Solaris:
HTTP//www. xILIX.COM/TXPATCHES/PUB/sWelp/M3.1IOUDATES/PARIOSSOL11421.TAR.GZ

要在Xilinx安装目录中安装、解压缩/ unTAR,同时保持目录结构。

注意:使用此修补程序可能会重新介绍所描述的问题。(赛灵思解答10867)该设计包含在PAR完成后没有负载的无路由PWR/GND网。请参阅此答案记录有关如何解决这个问题的信息。

请登录后发表评论

    没有回复内容