为什么在定位SC / M时，在布局和路线期间，我会收到关于边缘时钟不在甜蜜站点的警告消息？

在拥挤的设计中，可能发生冲突，导致PAR中的不可路由状况。

这可能是由于用户限制或软件对逻辑的不利放置。

根据设计的大小和复杂程度，可能需要指定PLL，DLL和CLKDIV的位置，以正确利用边沿时钟和主时钟路由，以获得最佳性能和可布线性。

这些类型的设计中的另一个后果是在布局和路由期间收到错误或警告消息，指出无法访问主时钟或边沿时钟，从而导致使用通用路由将时钟重新置于主路由或边缘路由上。
以下是边缘时钟冲突的示例。你有一个使用CLKOP的PLL和一个驱动CLKDIV的接收时钟。

用户约束（或放置和布线过程可以放置）PLL在PLL_ULCB，并且放置接收时钟使其驱动CLKDIV7D。
在这种情况下，PAR将警告用户（只要不使用其他边沿时钟），其中一个时钟被转移到一般路由以解决此冲突。
这种冲突的原因可以在图33的TN1098中看到。有一个箭头表示输入时钟正在驱动该边沿以及PLL处于此边缘。
图9还给出了如何建立这些连接的文本表示。

以下是此警告的示例：

警告 – 参数：边沿时钟/ rdclk驱动程序是PIO / IOL但未放置在甜蜜站点或边缘时钟分支被占用，将使用通用路由路由到分支，并可能遭受过度延迟或倾斜。

在

LatticeSC sysCLOCK PLL / DLL用户指南 - TN1098


，图33和表10提供了对SC / M时钟的深入了解。
。该图显示了可用的边沿时钟及其驱动程序。。该表列出了可用的主时钟及其驱动程序。。在大多数情况下，您可以更改PLL输出（CLKOS至CLKOP，反之亦然）或PLL位置，以便解决现有的引脚排列问题。。在更拥挤的设计中，可能需要将PLL输出驱动到DLL以便改变设计中的边沿时钟路径。 。PLL的可能配置到DLL，在TN1098的PLL / DLL级联部分给出。 。PLL，DLL和CLKDIV放置的示例如下：
。LOCATE COMP“”SITE“PLL_LLCB”;
。LOCATE COMP“”SITE“DLL_LRCC”;
。LOCATE COMP“”SITE“CLKDIV7A”;
。我们建议您使用主时钟。。通常，工具会根据需要自动提升这些和其他时钟。。在拥挤的设计中，可能需要将时钟优先于象限。。如果时钟不可路由，工具将会出错。
。将时钟约束到特定象限的示例如下：
。使用PRIMARY NET“clk1”QUADRANT_BL QUADRANT_BR;
。使用PRIMARY NET“clk2”QUADRANT_TL QUADRANT_TR;