3.1i ViTEX-II MAP-不正确的裁剪行为影响VCITEX II的PCI-X内核中的时序。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

3.1i ViTEX-II MAP-不正确的裁剪行为影响VCITEX II的PCI-X内核中的时序。

描述

关键字:PCI-X、定时、裁剪、修整、TSY设置

紧迫性:标准

一般描述:
MAP未能删除PCI X内核中未使用的逻辑,这导致TSySt设置路径中的定时失败。

解决方案

这个问题固定在最新的3.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新.
包含修复的第一服务包是3.1i服务包8。

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