FPGA I/O -差分输入，如LVDS或LVPECL，不被驱动吗？

描述

留下一个差分输入UN驱动的后果是什么？输入直流偏置吗？器件有损坏的危险吗？

解决方案

如果差分接收器的引脚的逻辑状态在它们离开时不重要（例如，如果输入寄存器已被禁用），则不需要做任何事情。

如果存在足够的噪声，接收器的输出可能会切换，但是，这不会损坏器件。切换可能会导致器件内的功耗和噪声增加，然而，这将是相当微不足道的。

如果需要将接收器的引脚保持在已知的逻辑状态。输入可以用上拉到VCCO的直流偏置，并下拉到GND。

设计目标是使输入差分电压达到保证已知逻辑电平在IFDFDS输出的电平，同时仍然确保信号完整性在输入引脚处良好。

您应该选择上拉和下拉电阻，使得在未驱动的情况下，差分输入电压大于数据表中的差分输入标准的最小VID。

然后，在输入所需的工作频率下执行IIS或SPICE仿真，以确保输入规范仍然满足，并且在输入端有良好的信号完整性。