LogICORSPI4.2（POSS-PHY L4）V3.X-Verilog仿真不起作用：RDAT总线上的数据在FIFO FIFO中出现无序。

描述

一般描述：

当我用Xilinx POSS-PHY L4内核进行时序仿真时，由于后置注释模型创建的竞争条件，仿真不起作用。

仿真器没有给出错误，但是PL4的接收器侧逻辑的输出是不正确的。典型的症状是在FIFO FIFO的输出上重新排序数据（字节对被交换）。

这个问题依赖于仿真器。（Verilog XL是具有此问题的仿真器之一）。

解决方案

这个问题已被固定的4.1I软件。所有后续的软件版本也包含此修复程序。

目前的ISE软件可在：

HTTP://Spop.xILIX.COM/XLNX/XILL PRODCATILLANDIGPAGE.JSP？标题= ISI+ WebPACK。

为了解决这个问题，修改Xyinv.v文件，该文件位于llxilinx & gt；\verilog \Src\SimPrims（其中lt；xilinx & gt；是您的Xilinx安装目录）。

将下列行更改为：

OpLyl＝100:100:100，OdLyl＝100:100:100；

到

OdLyl＝10:10:10，OdLyl＝10:10:10；