4.1I HDL Bunter -我能用HDL BeNeCH在一个有多个时钟的设计上吗？

描述

关键词：HDL Beunter，仿真，测试台，多，时钟，VHDL，Verilog，时间，边缘

紧迫性：标准

一般描述：
4.1I HDL BeNCHER只允许一个时钟源执行时钟定时。如何生成包含第二、第三或更高数量的时钟的测试台？

解决方案

一

当其他时钟是一个时钟的倍数：

使用时钟计时，并选择最快的时钟作为原始时钟。然后使用模式向导在每个“X”循环中切换其他时钟。

例如，如果原来的时钟是100 MHz，你可以使用模式向导来切换时钟2每2个周期，因此，时钟2将是25兆赫。

二

当时钟彼此独立时：

使用组合计时而不是时钟计时。确保为时间刻度选择正确的精度，以便所有时钟都能在需要的频率下切换。

三

5.1I HDL BeNCHER允许多个时钟。允许用户定义哪些信号被定义为时钟，然后将剩余信号与特定时钟相关联。