4.2i基础ALDEC——我如何将信息从输出返回到器件的输入而不改变网表?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

4.2i基础ALDEC——我如何将信息从输出返回到器件的输入而不改变网表?

描述

关键词:基础、ALDEC、仿真器、输入、输出、传输

紧迫性:标准

一般描述:
我想通过一个单独的输入将一个器件的输出反馈给它。在VHDL测试平台中,我将在这两个引脚之间分配一个信号。我能在ALDEC仿真器上做同样的事吗?

解决方案

在基础逻辑仿真器中没有直接的方法来实现这一点。然而,这种功能可以通过将输出写入文件,然后将其读回到输入来实现。

在输出信号的每次变化中,其值被写入文件。在相同的更改中,该值从文件中读取并分配给输入引脚。

下面是一个示例命令文件:

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重新启动
删除信号
观看B输出端输入
a和b是第一函数(例如与门)的输入。
输出是第一函数的输出。
输入是第二个函数的输入。
输出第二个函数的输出

WFM A=0=0(10ns=1 10ns=0)* 10
WFM B 0=0(20nS=1 20nS=0)* 5

中断输出?(检查输出& gt;MyTest.DAT;分配输入和lt;MyTest.DAT)
在信号输出的每个变化中,其值被写入“MyTest.DAT”。
并读取并分配给“输入”
SIM 200 NS
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这种方法的缺点是,由于文件访问操作,仿真将被减慢;然而,它是有用的,因为仿真可以在没有用户干预的情况下完成。

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